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在電路設計中，設計者有更多的機會能夠控制信號完整性，對于高扇出的模塊比如說時鐘驅動器設計者可以選擇用差分信號。

　　布局布線的準確性將會更加困難，在IC設計中對于布局布線工具必須包含全部的寄生參數提取，以實現對時鐘偏移率和延遲的精確預測，最終的布線器將會和信號完整性工具集成到一起，如果信號完整性低于理想的閾值，將會重新布線。Synopsys 規劃了Design Compiler的替代產品——Physical Compiler。Physical Compiler 將邏輯綜合與信號完整性分析和布局相結合，以此解決信號完整性問題。Physical Compiler與Chip Architect、Clock Tree Compiler以及 Route Compiler等相結合，可提供一種支持深亞微米產品設計、綜合和布局布線的方法。 Magma Design公司認識到，時序收斂是一種能夠避免因長導線和位置鄰近的導線間的信號方向和信號轉換速率而引起的信號完整性問題。該公司采取的辦法是，在設計師確定的約束條件下，先固定信號通路的時間設置，再改變布局來適應它。因此，即使拓撲結構變了，信號通路的特性仍保持不變。Cadence公司將它在幾年前購買的綜合技術與分析工具相結合而產生了PKS（物理智能綜合）工具，其流程與Synopsys的產品相似。